初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; input clk; output [0:7]leddig;output [0:7]ledseg;reg [0:7]leddig;reg [0:7]ledseg;reg[31:0]count;reg newclk;reg [0:3]n;always @(posedge clk)begincount
来源:学生作业帮助网 编辑:作业帮 时间:2024/06/20 15:38:13
![初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; input clk; output [0:7]leddig;output [0:7]ledseg;reg [0:7]leddig;reg [0:7]ledseg;reg[31:0]count;reg newclk;reg [0:3]n;always @(posedge clk)begincount](/uploads/image/z/10445192-8-2.jpg?t=%E5%88%9D%E7%BA%A7verilog+hdl%E4%B8%AD%E5%85%B3%E4%BA%8Ereg%E7%9A%84%E9%97%AE%E9%A2%98+reg+%5B0%3A7%5Dleddig%3B%E5%92%8Creg%5B31%3A0%5Dcount%3B+input+clk%3B+output+%5B0%3A7%5Dleddig%3Boutput+%5B0%3A7%5Dledseg%3Breg+%5B0%3A7%5Dleddig%3Breg+%5B0%3A7%5Dledseg%3Breg%5B31%3A0%5Dcount%3Breg+newclk%3Breg+%5B0%3A3%5Dn%3Balways+%40%28posedge+clk%29begincount)
初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; input clk; output [0:7]leddig;output [0:7]ledseg;reg [0:7]leddig;reg [0:7]ledseg;reg[31:0]count;reg newclk;reg [0:3]n;always @(posedge clk)begincount
初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count;
input clk;
output [0:7]leddig;
output [0:7]ledseg;
reg [0:7]leddig;
reg [0:7]ledseg;
reg[31:0]count;
reg newclk;
reg [0:3]n;
always @(posedge clk)
begin
count
初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; input clk; output [0:7]leddig;output [0:7]ledseg;reg [0:7]leddig;reg [0:7]ledseg;reg[31:0]count;reg newclk;reg [0:3]n;always @(posedge clk)begincount
reg [0:7]leddig;定义8位的寄存器变量leddig
reg[31:0]count;定义32位的寄存器变量count
这段代码是一个模10000000的计数器表示的20000000分频器.