Verilog HDL语言 设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.另有一个辅助进位AF,when A[3]+B[3] 产生进位,AF=1,else AF=0.OK,我已经做出来了,有兴趣的来拿分好了,可以的话
来源:学生作业帮助网 编辑:作业帮 时间:2024/06/24 17:58:21
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Verilog HDL语言 设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.另有一个辅助进位AF,when A[3]+B[3] 产生进位,AF=1,else AF=0.OK,我已经做出来了,有兴趣的来拿分好了,可以的话
Verilog HDL语言 设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.
另有一个辅助进位AF,when A[3]+B[3] 产生进位,AF=1,else AF=0.
OK,我已经做出来了,有兴趣的来拿分好了,可以的话贴上你的代码,送分了.
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不太明白你想做什么.
module adder(
input wire [7:0] a1,
input wire [7:0] a2;
output wire [7:0] out
);
assign out = asc?(a1 - a2) :(a1 + a2);
endmodule
Verilog HDL语言 设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.另有一个辅助进位AF,when A[3]+B[3] 产生进位,AF=1,else AF=0.OK,我已经做出来了,有兴趣的来拿分好了,可以的话
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